DDR3拓扑结构规划:Fly・by拓扑还是T拓扑
DDR1/2控制命令等信号,均采用T拓扑结构。到了 DDR3,由于信号速率提升,当负 载较多如多于4个负载时,T拓扑信号质量较差,因此DDR3的控制命令和时钟信号均釆用 F拓扑。下面是在某项目中通过前仿真比较2片负载和4片负载时,T拓扑和Fly-by拓 扑对信号质量的影响,仿真驱动芯片为Altera芯片,IBIS文件 为颗粒为Micron颗粒,IBIS模型文件为。
分别标示了两种拓扑下的仿真波形和眼图,可以看到2片负载 时,Fly-by拓扑对DDR3控制和命令信号的改善作用不是特别明显,因此在2片负载时很多 设计人员还是习惯使用T拓扑结构。 如何确保DDR3内存模块的兼容性进行一致性测试?河北DDR3测试方案商
DDR3一致性测试是一种用于检查和验证DDR3内存模块在数据操作和传输方面一致性的测试方法。通过进行一致性测试,可以确保内存模块在工作过程中能够按照预期的方式读取、写入和传输数据。
一致性测试通常涵盖以下方面:
电气特性测试:对内存模块的电压、时钟频率、时序等电气特性进行测试,以确保其符合规范要求。
读写测试:验证内存模块的读取和写入功能是否正常,并确保数据的正确性和一致性。
数据一致性检查:通过检查读取的数据与预期的数据是否一致来验证内存模块的数据传输准确性。
时序一致性测试:确认内存模块的时序设置是否正确,并检查内存模块对不同命令和操作的响应是否符合规范。
并发访问测试:测试内存模块在并发访问和多任务环境下的性能和稳定性。
一致性测试有助于检测潜在的内存问题,如数据传输错误、时序不一致、并发访问等,以确保内存模块在计算机系统中的正常运行。这种测试可以提高系统的稳定性、可靠性,并减少不一致性可能带来的数据损坏或系统故障。 河北DDR3测试方案商如何确保DDR3一致性测试的可靠性和准确性?
单击NetCouplingSummary,出现耦合总结表格,包括网络序号、网络名称、比较大干扰源网络、比较大耦合系数、比较大耦合系数所占走线长度百分比、耦合系数大于0.05的走线 长度百分比、耦合系数为0.01〜0.05的走线长度百分比、总耦合参考值。
单击Impedance Plot (Collapsed),查看所有网络的走线阻抗彩图。注意,在彩图 上方有一排工具栏,通过下拉按钮可以选择查看不同的网络组,选择不同的接收端器件,选 择查看单端线还是差分线。双击Plot±的任何线段,对应的走线会以之前定义的颜色(白色) 在Layout窗口中高亮显示。
DDR 规范的时序要求
在明确了规范中的 DC 和 AC 特性要求之后,下一步,我们还应该了解规范中对于信号的时序要求。这是我们所设计的 DDR 系统能够正常工作的基本条件。
在规范文件中,有很多时序图,笔者大致计算了一下,有 40 个左右。作为高速电路设计的工程师,我们不可能也没有时间去做全部的仿真波形来和规范的要求一一对比验证,那么哪些时序图才是我们关注的重点?事实上,在所有的这些时序图中,作为 SI 工程师,我们需要关注的只有两个,那就是规范文件的第 69 页,关于数据读出和写入两个基本的时序图(注意,这里的读出和写入是从 DDR 控制器,也即 FPGA 的角度来讲的)。为方便读者阅读,笔者把这两个时序图拼在了一起,而其他的时序图的实现都是以这两个图为基础的。在板级系统设计中,只要满足了这两个时序图的质量,其他的时序关系要求都是对这两个时序图逻辑功能的扩展,应该是 DDR 控制器的逻辑设计人员所需要考虑的事情。 DDR3一致性测试期间会测试哪些方面?
单击Check Stackup,设置PCB板的叠层信息。比如每层的厚度(Thickness)、介 电常数(Permittivity (Er))及介质损耗(LossTangent)。
单击 Enable Trace Check Mode,确保 Enable Trace Check Mode 被勾选。在走线检查 流程中,可以选择检查所有信号网络、部分信号网络或者网络组(Net Gr。叩s)。可以通过 Prepare Nets步骤来选择需要检查的网络。本例釆用的是检查网络组。检查网络组会生成较详 细的阻抗和耦合检查结果。单击Optional: Setup Net Groups,出现Setup Net Groups Wizard 窗口。
在Setup NG Wizard窗口中依次指定Tx器件、Rx器件、电源地网络、无源器件及 其模型。 DDR3内存的一致性测试是否适用于特定应用程序和软件环境?河北DDR3测试方案商
进行DDR3一致性测试时如何准备备用内存模块?河北DDR3测试方案商
· 相关器件的应用手册,ApplicationNote:在这个文档中,厂家一般会提出一些设计建议,甚至参考设计,有时该文档也会作为器件手册的一部分出现在器件手册文档中。但是在资料的搜集和准备中,要注意这些信息是否齐备。
· 参考设计,ReferenceDesign:对于比较复杂的器件,厂商一般会提供一些参考设计,以帮助使用者尽快实现解决方案。有些厂商甚至会直接提供原理图,用户可以根据自己的需求进行更改。
· IBIS 文件:这个对高速设计而言是必需的,获得的方法前面已经讲过。 河北DDR3测试方案商
浏览选择控制器的IBIS模型,切换到Bus Definition选项卡,单击Add按钮添加一 组新的Buso选中新加的一行Bus使其高亮,将鼠标移动到Signal Names下方高亮处,单击 出现的字母E,打开Signal列表。勾选组数据和DM信号,单击0K按钮确认。 同样,在Timing Ref下方高亮处,单击出现的字母E打开TimingRef列表。在这个列表 窗口左侧,用鼠标左键点选DQS差分线的正端,用鼠标右键点选负端,单击中间的“>>”按 钮将选中信号加入TimingRefs,单击OK按钮确认。 很多其他工具都忽略选通Strobe信号和时钟Clock信号之间的时序分析功...