需要注意的是,由于DDR的总线上存在内存控制器和内存颗粒两种主要芯片,所以 DDR的信号质量测试理论上也应该同时涉及这两类芯片的测试。但是由于JEDEC只规定 了对于内存颗粒这一侧的信号质量的要求,因此DDR的自动测试软件也只对这一侧的信 号质量进行测试。对于内存控制器一侧的信号质量来说,不同控制器芯片厂商有不同的要 求,目前没有统一的规范,因此其信号质量的测试还只能使用手动的方法。这时用户可以在 内存控制器一侧选择测试点,并借助合适的信号读/写分离手段来进行手动测试。DDR总线一致性测试对示波器带宽的要求;湖南DDR一致性测试商家
测试软件运行后,示波器会自动设置时基、垂直增益、触发等参数进行测量并汇总成一 个测试报告,测试报告中列出了测试的项目、是否通过、spec的要求、实测值、margin等。 自动测试软件进行DDR4眼图睁开度测量的一个例子。信号质量的测试还可以 辅 助 用 户 进 行 内 存 参 数 的 配 置 , 比 如 高 速 的 D D R 芯 片 都 提 供 有 O D T ( O n D i e Termination)的功能,用户可以通过软件配置改变内存芯片中的匹配电阻,并分析对信号质 量的影响。
除了一致性测试以外,DDR测试软件还可以支持调试功能。比如在某个关键参数测试 失败后,可以针对这个参数进行Debug。此时,测试软件会捕获、存储一段时间的波形并进 行参数统计,根据统计结果可以查找到参数违规时对应的波形位置, 北京DDR一致性测试多端口矩阵测试DDR2/3/4 和 LPDDR2/3 的协议一致性测试和分析工具箱。
对DDR5来说,设计更为复杂,仿真软件需要帮助用户通过应用IBIS模型针对基于 DDR5颗粒或DIMM的系统进行仿真验证,比如仿真驱动能力、随机抖动/确定性抖动、寄 生电容、片上端接ODT、信号上升/下降时间、AGC(自动增益控制)功能、4taps DFE(4抽头 判决反馈均衡)等。
DDR的读写信号分离
对于DDR总线来说,真实总线上总是读写同时存在的。规范对于读时序和写时序的 相关时间参数要求是不一样的,读信号的测量要参考读时序的要求,写信号的测量要参考写 时序的要求。因此要进行DDR信号的测试,第一步要做的是从真实工作的总线上把感兴 趣的读信号或者写信号分离出来。JEDEC协会规定的DDR4总线的 一个工作时 序图(参考资料: JEDEC STANDARD DDR4 SDRAM,JESD79-4),可以看到对于读和写信 号来说,DQS和DQ间的时序关系是不一样的。
通常我们会以时钟为基准对数据信号叠加形成眼图,但这种简单的方法对于DDR信 号不太适用。DDR总线上信号的读、写和三态都混在一起,因此需要对信号进行分离后再进 行测量分析。传统上有以下几种方法用来进行读/写信号的分离,但都存在一定的缺点。
(1)根据读/写Preamble的宽度不同进行分离(针对DDR2信号)。Preamble是每个Burst的数据传输开始前,DQS信号从高阻态到发出有效的锁存边沿前的 一段准备时间,有些芯片的读时序和写时序的Preamble的宽度可能是不一样的,因此可以 用示波器的脉冲宽度触发功能进行分离。但由于JEDEC并没有严格规定写时序的 Preamble宽度的上限,因此如果芯片的读/写时序的Preamble的宽度接近则不能进行分 离。另外,对于DDR3来说,读时序的Preamble可能是正电平也可能是负电平;对于 DDR4来说,读/写时序的Preamble几乎一样,这都使得触发更加难以设置。 DDR4 和 LPDDR4 一致性测试软件。
RDIMM(RegisteredDIMM,寄存器式双列直插内存)有额外的RCD(寄存器时钟驱动器,用来缓存来自内存控制器的地址/命令/控制信号等)用于改善信号质量,但额外寄存器的引入使得其延时和功耗较大。LRDIMM(LoadReducedDIMM,减载式双列直插内存)有额外的MB(内存缓冲,缓冲来自内存控制器的地址/命令/控制等),在技术实现上并未使用复杂寄存器,只是通过简单缓冲降低内存总线负载。RDIMM和LRDIMM通常应用在高性能、大容量的计算系统中。
综上可见,DDR内存的发展趋势是速率更高、封装更密、工作电压更低、信号调理技术 更复杂,这些都对设计和测试提出了更高的要求。为了从仿真、测试到功能测试阶段保证DDR信号的波形质量和时序裕量,需要更复杂、更的仿真、测试和分析工具。
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DDR 规范的 DC 和 AC 特性
对于任何一种接口规范的设计,首先要搞清楚系统中传输的是什么样的信号,也就是驱动器能发出什么样的信号,接收器能接受和判别什么样的信号,用术语讲,就是信号的DC和AC特性要求。
在DDR规范文件JEDEC79R的第51页[TABLE6:ELECTRICALCHARACTERISTICSANDDCOPERATINGCONDITIONS]中对DDR的DC有明确要求:VCC=+2.5V+0.2V,Vref=+1.25V±0.05V,VTT=Vref±0.04V.
在我们的实际设计中,除了要精确设计供电电源模块之外,还需要对整个电源系统进行PI仿真,而这是高速系统设计中另一个需要考虑的问题,在这里我们先不讨论它,暂时认为系统能够提供稳定的供电电源。
除DC特性外,我们还应该注意规范中提到的AC特性,所谓AC特性,就是信号在高速利转状态下所表现出的动态变化特性。DDR规范中第60页,对外于云态变化的地址信号、控制信号及数据信号分别给出了交流特性的要求。为方便读者,现把规范中对干信号交流特性的要求复制到这里,作为高速系统设计的一部分,要确保在我们的系统中,所有处于高速工作状态下的DDR信号要符合这个AC特性规范。 湖南DDR一致性测试商家
克劳德高速数字信号测试实验室 一个实际的DDR4总线上的读时序和写时序。从两张图我们可 以看到,在实际的DDR总线上,读时序、写时序是同时存在的。而且对于读或者写时序来 说,DQS(数据锁存信号)相对于DQ(数据信号)的位置也是不一样的。对于测试来说,如果 没有软件的辅助,就需要人为分别捕获不同位置的波形,并自己判断每组Burst是读操作还 是写操作,再依据不同的读/写规范进行相应参数的测试,因此测量效率很低,而且无法进行 大量的测量统计。 DDR4 和 LPDDR4 发射机一致性测试应用软件的技术指标。湖南DDR一致性测试一致性测试除了DDR以外,近些年随着智能移动终端的发展,由D...