由于读/写时序不一样造成的另一个问题是眼图的测量。在DDR3及之前的规范中没 有要求进行眼图测试,但是很多时候眼图测试是一种快速、直观衡量信号质量的方法,所以 许多用户希望通过眼图来评估信号质量。而对于DDR4的信号来说,由于时间和幅度的余量更小,必须考虑随机抖动和随机噪声带来的误码率的影响,而不是做简单的建立/保 持时间的测量。因此在DDR4的测试要求中,就需要像很多高速串行总线一样对信号叠加 生成眼图,并根据误码率要求进行随机成分的外推,然后与要求的小信号张开窗口(类似 模板)进行比较。图5 . 8是DDR4规范中建议的眼图张开窗口的测量方法(参考资料: JEDEC STANDARD DDR4 SDRAM,JESD79-4)。完整的 DDR4调试、分析和一致性测试.通信DDR一致性测试销售电话
为了进行更简单的读写分离,Agilent的Infiniium系列示波器提供了一种叫作InfiniiScan 的功能,可以通过区域(Zone)定义的方式把读写数据可靠分开。
根据读写数据的建立保持时间不同,Agilent独有的InfiniiScan功能可以通过在屏幕上画 出几个信号必须通过的区域的方式方便地分离出读、写数据,并进一步进行眼图的测试。
信号的眼图。用同样的方法可以把读信号的眼图分离出来。
除了形成眼图外,我们还可以利用示波器的模板测量功能对眼图进行定量分析,
用户可以根据JEDEC的要求自行定义一个模板对读、写信号进行模板测试,如 果模板测试Fail,则还可以利用Agilent示波器提供的模板定位功能定位到引起Fail的波形段。 重庆测量DDR一致性测试DDR4 总线物理层仿真测试和协议层的测试方案;
JEDEC组织发布的主要的DDR相关规范,对发布时间、工作频率、数据 位宽、工作电压、参考电压、内存容量、预取长度、端接、接收机均衡等参数做了从DDR1 到 DDR5的电气特性详细对比。可以看出DDR在向着更低电压、更高性能、更大容量方向演 进,同时也在逐渐采用更先进的工艺和更复杂的技术来实现这些目标。以DDR5为例,相 对于之前的技术做了一系列的技术改进,比如在接收机内部有均衡器补偿高频损耗和码间 干扰影响、支持CA/CS训练优化信号时序、支持总线反转和镜像引脚优化布线、支持片上 ECC/CRC提高数据访问可靠性、支持Loopback(环回)便于IC调测等。
DDR总线上需要测试的参数高达上百个,而且还需要根据信号斜率进行复杂的查表修 正。为了提高DDR信号质量测试的效率,比较好使用御用的测试软件进行测试。使用自动 测试软件的优点是:自动化的设置向导避免连接和设置错误;优化的算法可以减少测试时 间;可以测试JEDEC规定的速率,也可以测试用户自定义的数据速率;自动读/写分离技 术简化了测试操作;能够多次测量并给出一个统计的结果;能够根据信号斜率自动计算建 立/保持时间的修正值。DDR地址、命令总线的一致性测试。
如果PCB的设计密度不高,用户有可能在DDR颗粒的引脚附近找到PCB过孔,这时可以用焊接或点测探头在过孔上进行信号测量。DDR总线信号质量测试时经常需要至少同时连接CLK、DQS、DQ等信号,且自动测试软件需要运行一段时间,由于使用点测探头人手很难长时间同时保持几路信号连接的可靠性,所以通常会使用焊接探头测试。有时为了方便,也可以把CLK和DQS焊接上,DQ根据需要用点测探头进行测试。有些用户会通过细铜线把信号引出再连接示波器探头,但是因为DDR的信号速率很高,即使是一段1cm左右的没有匹配的铜线也会严重影响信号的质量,因此不建议使用没有匹配的铜线引出信号。有些示波器厂商的焊接探头可以提供稍长一些的经过匹配的焊接线,可以尝试一下这种焊接探头。图5.13所示就是一种用焊接探头在过孔上进行DDR信号测试的例子。DDR2 3 4物理层一致性测试;重庆测量DDR一致性测试
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DDR总线概览
从测试角度看,因为DQS和DQ都是三态信 号,在PCB走线上双向传输。在读操作时,DQS信号的边沿在时序上与DQ的信号边沿处对 齐,而在写操作时,DQS信号的边沿在时序上与DQ信号的中心处对齐,参考图7-132,这给 测试验证带来了巨大的挑战:把读信号与写信号分开是非常困难的!
址/命令总线是时钟的上升沿有效,其中,命令由/CS (片选)、/RAS、 /CAS、/WE (写使能)决定,比如读命令为LHLH,写命令为LHLL等。操作命令有很多, 主要是 NOP (空操作)、Active ()、Write> Read^ Precharge (Bank 关闭)、Auto Refresh 或Self Refresh (自动刷新或自刷新)等(详细内容请参考《Jedec规范JESD79)))。数据总 线由DQS的上升沿和下降沿判断数据DQ的0与1。
DDR总线PCB走线多,速度快,时序和操作命令复杂,很容易出现失效问题,为此我 们经常用示波器进行DDR总线的信号完整性测试和分析。通常的测试内容包括:时钟总线的 信号完整性测试分析;地址、命令总线的信号完整性测试分析;数据总线的信号完整性测试 分析。下面从这三个方面分别讨论DDR总线的信号完整性测试和分析技术。 通信DDR一致性测试销售电话
由于DDR4的数据速率会达到3.2GT/s以上,DDR5的数据速率更高,所以对逻辑分析仪的要求也要很高,需要状态采样时钟支持1.6GHz以上且在双采样模式下支持3.2Gbps 以上的数据速率。基于高速逻辑分析仪的DDR4/5协议测试系统。图中是通过 DIMM条的适配器夹具把上百路信号引到逻辑分析仪,相应的适配器要经过严格测试,确 保在其标称的速率下不会因为信号质量问题对协议测试结果造成影响。目前的逻辑分析仪可以支持4Gbps以上信号的采集和分析。DDR4 一致性测试平台插件。四川数字信号DDR一致性测试 相关器件的应用手册,ApplicationNote:在这个文档中,厂家一般会提出一些设计...