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数字信号测试基本参数
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数字信号测试企业商机

值得注意的是,在同步电路中,如果要得到稳定的逻辑状态,对于采样时钟和信号间的时序关系是有要求的。比如,如果时钟的有效边沿正好对应到数据的跳变区域附近,可能会采样到不可靠的逻辑状态。数字电路要得到稳定的逻辑状态,通常都要求在采样时钟有效边沿到来时被采信号已经提前建立一个新的逻辑状态,这个提前的时间通常称为建立时间(SetupTime);同样,在采样时钟的有效边沿到来后,被采信号还需要保持这个逻辑状态一定时间以保证采样数据的稳定,这个时间通常称为保持时间(HoldTime)。如图1.6所示是一个典型的D触发器对建立和保持时间的要求。Data信号在CLK信号的有效边沿到来t、前必须建立稳定的逻辑状态,在CLK有效边沿到来后还要保持当前逻辑状态至少tn这么久,否则有可能造成数据采样的错误。数字信号幅度测试的定义;湖南数字信号测试调试

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由于真正的预加重电路在实现时需要有相应的放大电路来增加跳变比特的幅度,电路  比较复杂而且增加系统功耗,所以在实际应用时更多采用去加重的方式。去加重技术不是  增大跳变比特的幅度,而是减小非跳变比特的幅度,从而得到和预加重类似的信号波形。 图 1.29是对一个10Gbps的信号进行-3.5dB的去加重后对频谱的影响。可以看到,去加  重主要是通过压缩信号的直流和低频分量(长0 或者长 1  的比特流),从而改善其在传输过  程中可 能造成的对短0或者短1 比特的影响。湖南数字信号测试调试数字信号处理系统架构分析;

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数字信号的建立/保持时间(Setup/HoldTime)

不论数字信号的上升沿是陡还是缓,在信号跳变时总会有一段过渡时间处于逻辑判决阈值的上限和下限之间,从而造成逻辑的不确定状态。更糟糕的是,通常的数字信号都不只一路,可能是多路信号一起传输来一些逻辑和功能状态。这些多路信号之间由于电气特性的不完全一致以及PCB走线路径长短的不同,在到达其接收端时会存在不同的时延,时延的不同会进一步增加逻辑状态的不确定性。

由于我们感兴趣的逻辑状态通常是信号电平稳定以后的状态而不是跳变时所的状态,所以现在大部分数字电路采用同步电路,即系统中有一个统一的工作时钟对信号进行采样。如图1.5所示,虽然信号在跳变过程中可能会有不确定的逻辑状态,但是若我们只在时钟CLK的上升沿对信号进行判决采样,则得到的就是稳定的逻辑状态。

数字信号的预加重(Pre-emphasis)


如前所述,很多常用的电路板材料或者电缆在高频时都会呈现出高损耗的特性。目前的高速串行总线速度不断提升,使得流行的电路板材料达到极限从而对信号有较大的损耗,这可能导致接收端的信号极其恶劣以至于无法正确还原和解码信号,从而出现传输误码。如果我们观察高速的数字信号经过长的传输通道传输后到达接收端的眼图,它可能是闭合的或者接近闭合的。因此工程师可以有两种选择:一种是在设计中使用较为昂贵的电路板材料;另一种是仍然沿用现有材料,但采用某种技术来补偿传输通道的损耗影响。考虑到在高速率的情况下低损耗的电路板材料和电缆的成本过高,我们通常会优先尝试相应的信号补偿技术,预加重(Pre-emphasis)和均衡就是高速数字电路中常用的两种信号补偿技术。
数字信号的建立/保持时间(Setup/Hold Time);

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数字信号的带宽(Bandwidth)

在进行数字信号的分析和测试时,了解我们要分析的数字信号的带宽是很重要的一点,它决定了我们进行电路设计时对PCB走线和传输介质传输带宽的要求,也决定了测试对仪表的要求。

数字信号的带宽可以大概理解为数字信号的能量在频域的一个分布范围,由于数字信号不是正弦波,有很多高次谐波成分,所以其在频域的能量分布是一个比较复杂的问题。

传统上做数字电路设计的工程师习惯根据信号的5次谐波来估算带宽,比如如果信号的数据速率是100Mbps,其快的0101的跳变波形相当于50MHz的方波时钟,这个方波时钟的5次谐波成分是250MHz,因此信号的带宽大概就在250MHz以内。这种方法看起来很合理,因为5次谐波对于重建信号的基本波形形状是非常重要的,但这种方法对于需要进行精确波形参数测量的场合来说就不太准确了。比如同样是50MHz 的信号,如果上升沿很陡接近理想方波,其高次谐波能量就比较大;而如果上升沿很缓接近 正弦波,其高次谐波能量就很小。
数字信号是一种信号与自变量和因变量的分散。变量通常用整数表示的,而因变量的数量有限的数字表示。湖南数字信号测试调试

数字信号常用的编码方式有哪些?湖南数字信号测试调试

可以插入控制字符。在10bit数据可以表示的1024个组合中,除了512个组合用 于对应原始的8bit数据以及一些不太好的组合(这样信号里有太长的 连续0或者1,而且明显0、1的数量不平衡)以外,还有一些很特殊的组合。这些特殊的组 合可以用来在数据传输过程中作为控制字符插入。这些控制字符不对应特定的 8bit数据,但是在有些总线应用里可以一些特殊的含义。比如K28.5码型,其特殊的 码型组合可以帮助接收端更容易判别接收到的连续的10bit数据流的符号边界,所以在一 些总线的初始化阶段或数据包的包头都会进行发送。还有一些特殊的符号用于进行链路训 练、标记不同的数据包类型、进行收发端的时钟速率匹配等。湖南数字信号测试调试

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山西自动化数字信号测试 2024-07-26

建立时间和保持时间加起来的时间称为建立/保持时间窗口,是接收端对于信号保持在 同一个逻辑状态的**小的时间要求。数字信号的比特宽度如果窄于这个时间窗口就肯定无 法同时满足建立时间和保持时间的要求,所以接收端对于建立/保持时间窗口大小的要求实 际上决定了这个电路能够工作的比较高的数据速率。通常工 作速率高一些的芯片,很短的建 立时间、保持时间就可以保证电路可靠工作,而工作速率低一 些的芯片则会要求比较长的建 立时间和保持时间。 另外要注意的是, 一个数字电路能够可靠工作的比较高数据速率不仅取决于接收端对于 建立/保持时间的要求,输出端的上升时间过缓、输出幅度偏小、信号和时钟中有抖动、信...

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