实际的电源完整性是相当复杂的,其中要考虑到IC的封装、仿真信号的切换频率和PCB耗电网络。对于PCB设计来说,目标阻抗的去耦设计是相对来说比较简单的,也是比较实际的解决方案。在DDR的设计上有三类电源,它们是VDD、VTT和Vref。VDD的容差要求是5%,而其瞬间电流从Idd2到Idd7大小不同,详细在JEDEC里有叙述。通过电源层的平面电容和用的一定数量的去耦电容,可以做到电源完整性,其中去耦电容从10nF到10uF大小不同,共有10个左右。另外,表贴电容合适,它具有更小的焊接阻抗。Vref要求更加严格的容差性,但是它承载着比较小的电流。显然,它只需要很窄的走线,且通过一两个去耦电容就可以达到目标阻抗的要求。由于Vref相当重要,所以去耦电容的摆放尽量靠近器件的管脚。然而,对VTT的布线是具有相当大的挑战性,因为它不只要有严格的容差性,而且还有很大的瞬间电流,不过此电流的大小可以很容易的就计算出来。终,可以通过增加去耦电容来实现它的目标阻抗匹配。在4层板的PCB里,层之间的间距比较大,从而失去其电源层间的电容优势,所以,去耦电容的数量将增加,尤其是小于10nF的高频电容。详细的计算和仿真可以通过EDA工具来实现。DDR测试信号问题排查;数字信号DDR测试价目表
DDR测试
大部分的DRAM都是在一个同步时钟的控制下进行数据读写,即SDRAM(Synchronous Dynamic Random -Access Memory) 。SDRAM根据时钟采样方式的不同,又分为SDR SDRAM(Single Data Rate SDRAM)和DDR SDRAM(Double Data Rate SDRAM) 。SDR SDRAM只在时钟的上升或者下降沿进行数据采样,而DDR SDRAM在时钟的上升和下降 沿都会进行数据采样。采用DDR方式的好处是时钟和数据信号的跳变速率是一样的,因 此晶体管的工作速度以及PCB的损耗对于时钟和数据信号是一样的。 数字信号DDR测试价目表DDR3总线上的工作时序;
对于DDR源同步操作,必然要求DQS选通信号与DQ数据信号有一定建立时间tDS和保持时间tDH要求,否则会导致接收锁存信号错误,DDR4信号速率达到了,单一比特位宽为,时序裕度也变得越来越小,传统的测量时序的方式在短时间内的采集并找到tDS/tDH差值,无法大概率体现由于ISI等确定性抖动带来的对时序恶化的贡献,也很难准确反映随机抖动Rj的影响。在DDR4的眼图分析中就要考虑这些抖动因素,基于双狄拉克模型分解抖动和噪声的随机性和确定性成分,外推出基于一定误码率下的眼图张度。JEDEC协会在规范中明确了在DDR4中测试误码率为1e-16的眼图轮廓,确保满足在Vcent周围Tdivw时间窗口和Vdivw幅度窗口范围内模板内禁入的要求。
DDR测试
测试软件运行后,示波器会自动设置时基、垂直增益、触发等参数进行测量并汇总成一个测试报告,测试报告中列出了测试的项目、是否通过、spec的要求、实测值、margin等。图5.17是自动测试软件进行DDR4眼图睁开度测量的一个例子。信号质量的测试还可以辅助用户进行内存参数的配置,比如高速的DDR芯片都提供有ODT(OnDieTermination)的功能,用户可以通过软件配置改变内存芯片中的匹配电阻,并分析对信号质量的影响。除了一致性测试以外,DDR测试软件还可以支持调试功能。比如在某个关键参数测试失败后,可以针对这个参数进行Debug。此时,测试软件会捕获、存储一段时间的波形并进行参数统计,根据统计结果可以查找到参数违规时对应的波形位置, DDR测试USB眼图测试设备?
4.时延匹配在做到时延的匹配时,往往会在布线时采用trombone方式走线,另外,在布线时难免会有切换板层的时候,此时就会添加一些过孔。不幸的是,但所有这些弯曲的走线和带过孔的走线,将它们拉直变为等长度理想走线时,此时它们的时延是不等的,
显然,上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的,而带过孔的走线就更加明显了。在中心线长度对等的情况下,trombone走线的时延比直走线的实际延时是要来的小的,而对于带有过孔的走线,时延是要来的大的。这种时延的产生,这里有两种方法去解决它。一种方法是,只需要在EDA工具里进行精确的时延匹配计算,然后控制走线的长度就可以了。而另一种方法是在可接受的范围内,减少不匹配度。对于trombone线,时延的不对等可以通过增大L3的长度而降低,因为并行线间会存在耦合,其详细的结果,可以通过SigXP仿真清楚的看出,L3长度的不同,其结果会有不同的时延,尽可能的加长S的长度,则可以更好的降低时延的不对等。对于微带线来说,L3大于7倍的走线到地的距离是必须的。 DDR4信号质量测试 DDR4-DRAM的工作原理分析;数字信号DDR测试价目表
DDR信号质量自动测试软件;数字信号DDR测试价目表
DDR5发送端测试随着信号速率的提升,SerDes技术开始在DDR5中采用,如会采用DFE均衡器改善接收误码率,另外DDR总线在发展过程中引入训练机制,不再是简单的要求信号间的建立保持时间,在DDR4的时始使用眼图的概念,在DDR5时代,引入抖动成分概念,从成因上区分解Rj,Dj等,对芯片或系统设计提供更具体的依据;在抖动的参数分析上,也增加了一些新的抖动定义参数,并有严苛的测量指标。针对这些要求,提供了完整的解决方案。UXR示波器,配合D9050DDRC发射机一致性软件,及高阻RC探头MX0023A,及Interposer,可以实现对DDR信号的精确表征。数字信号DDR测试价目表
DDR5发送端测试随着信号速率的提升,SerDes技术开始在DDR5中采用,如会采用DFE均衡器改善接收误码率,另外DDR总线在发展过程中引入训练机制,不再是简单的要求信号间的建立保持时间,在DDR4的时始使用眼图的概念,在DDR5时代,引入抖动成分概念,从成因上区分解Rj,Dj等,对芯片或系统设计提供更具体的依据;在抖动的参数分析上,也增加了一些新的抖动定义参数,并有严苛的测量指标。针对这些要求,提供了完整的解决方案。UXR示波器,配合D9050DDRC发射机一致性软件,及高阻RC探头MX0023A,及Interposer,可以实现对DDR信号的精确表征。DDR存储器信号和协议测试;PCI-...